Créée le, 19/06/2015

 Mise à jour le, 02/09/2016

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Signets :
  Fonctions NAND, NOR, OU Exclusif en N-MOS        Dispositif de base en Technologie C-MOS    Bas de page  


Les Fonctions Logiques à Transistors à Effet de Champ :


Dans cette théorie, nous allons examiner la famille logique à transistors MOS. D'autres familles logiques seront évoquées. Enfin, nous aborderons la fabrication des circuits intégrés.


1. - LES FONCTIONS LOGIQUES A TRANSISTORS A EFFET DE CHAMP

Les transistors à effet de champ à jonction ne sont pas utilisés pour matérialiser les fonctions logiques.

Par contre, les transistors à effet de champ à grille isolée, TEC-MOS, sont eux, très utilisés. Ils ont permis le franchissement d'une étape supplémentaire dans le domaine de l'intégration des fonctions.

Ceci est dû, en partie, à la relative facilité avec laquelle on peut les réaliser par rapport au transistor bipolaire et à leur faible consommation (donc faible dissipation d'où faible élévation de température par mm² de circuit intégré).

Ils peuvent se substituer aux résistances ohmiques, ce qui est très important au niveau de l'intégration, car elles occupent beaucoup de place et d'autant plus que leurs valeurs sont importantes.

Nous savons qu'il existe des MOS à canal N, à canal P, à enrichissement ou à appauvrissement (encore appelés : à déplétion ou à striction).

Si l'on veut conserver une certaine compatibilité entre technologie TTL et MOS, il est impératif de conserver la même polarité pour l'alimentation, ce qui peut être mis en œuvre facilement avec le canal N. D'autre part, le mode enrichissement est plus simple à réaliser.

Il va donc être question dans un premier temps de MOS canal N à enrichissement. Par la suite, nous verrons qu'il existe une autre façon de procéder avec ce que les spécialistes appellent la technologie COS - MOS ou C-MOS (complementary - symétry - MOS = transistor MOS à symétrie complémentaire) qui utilise le canal N et le canal P.

1. 1. - LE DISPOSITIF DE BASE EN TECHNOLOGIE N - MOS

La figure 1-a représente le dispositif de base. C'est un circuit inverseur comme le prouve sa table de vérité.

Dispositif_de_base_en_N_MOS.gif

En l'absence de tension Ve sur son entrée ; soit Ve = niveau bas ou état 0, le transistor est bloqué et Vs (tension de sortie) est égale à + VDD soit le niveau haut ou état 1.

Dans le cas contraire, Ve = + VDD niveau haut ou état 1. Le transistor est conducteur et Vs est au niveau bas ou état 0.

La figure 1-b présente son réseau de caractéristiques et sa droite de charge de pente - (1 / Rd) (Rd = résistance de drain).

Reseau_de_caracteristiques_et_droite_de_charge.gif

La figure 1-c illustre la caractéristique de transfert de ce montage. La tension VDS représente la tension de sortie Vs. La tension VGS est la tension d'entrée Ve.

Caracteristiques_de_transfert.gif

Quand on applique une tension d'entrée, la tension de sortie reste stable et au niveau haut, jusqu'à ce que l'on atteigne la tension VT, ou tension de seuil pour laquelle le transistor commence à conduire, puis si l'on continue d'augmenter la tension d'entrée, VS décroît selon la courbe Nombre_1.gif jusqu'au niveau bas ou état 0.

On s'aperçoit que plus la résistance RD est forte, plus on atteint rapidement le niveau bas (courbe Nombre_2.gif).

A l'opposé, si RD est trop faible, le niveau bas est obtenu pour une tension d'entrée Ve supérieure à la tension VDD (courbe Nombre_3.gif).

C'est donc plutôt vers une RD grande que l'on va s'orienter, mais nous savons que la réalisation, sur circuit intégré, d'une résistance de forte valeur pose un sérieux problème.

La figure 2-a apporte une solution à cet écueil.

Le_transistor_N_MOS_monte_en_resistance.gif 

Si on réunit la grille au drain d'un transistor N-MOS (N pour canal N) à enrichissement et que l'on relève ID en fonction de VDS, on obtient la courbe de la figure 2-b.

Le_transistor_N_MOS_monte_en_resistance(1).gif

Pratiquement, celle-ci est une droite qui ne passe pas par l'origine des axes.

Cette droite représente approximativement la courbe caractéristique d'une résistance.

Le décalage sur l'axe des tensions VDS peut être assimilé à une tension en série avec cette résistance, schématisé sur la figure 2.-c.

Le_transistor_N_MOS_monte_en_resistance(2).gif

Le transistor, monté de la sorte, se comporte donc comme une résistance en série avec un générateur de tension VT.

Jusqu'à VDS = VT, le courant ID est extrêmement faible, au-delà, il croît presque linéairement avec VDS (voir figure 2-b).

Nous en arrivons à la figure 3-a, sur laquelle nous avons remplacé RD par T2.

Remplacement_de_RD_par_T2_dans_le_dispositif_de_base.gif

Le substrat de T2 est réuni au potentiel de référence 0 car il doit toujours être au potentiel le plus négatif du montage.

Sur la figure 3-b, nous trouvons le réseau ID fonction de VDS du transistor T1 et la droite de charge dont la pente est l'inverse de la résistance obtenue avec T2. Par construction, on fait en sorte que cette résistance soit assez forte afin de réduire le plus possible le temps de transition entre les deux états de T1.

Reseau_de_caracteristiques_(ID=f(VDS)).gif

La figure 3-c représente la caractéristique de transfert de ce montage. Il faut noter que la tension de sortie à l'état haut n'est plus égale à + VDD mais à :

VS = + VDD - VT

Caracteristiques_de_transfert_du_montage.gif

En effet, figure 3-d, nous constatons :

VDD = VT + VDS (T1)

VDS (T1) = VDD - VT

En négligeant la tension obtenue par le produit de R et le courant de fuite de T1 (ce courant est extrêmement faible).

Amelioration_du_dispositif_de_base.gif

La figure 3-a est la version définitive du dispositif de base, l'inverseur à transistor N-MOS à enrichissement.

HAUT DE PAGE 1. 1. 1. - LA FONCTION NAND

La figure 4 représente le NAND en technologie N-MOS et sa table de vérité.

La_Fonction_NAND.gif

1. 1. 2. - LA FONCTION NOR

Elle est schématisée sur la figure 5 avec la table de vérité qui s'y rapporte.

La_Fonction_NOR.gif

1. 1. 3. - LA FONCTION OU EXCLUSIF

La figure 6 montre l'artifice utilisé pour la construction d'un OU Exclusif.

La_Fonction_OU_Exclusif.gif

On utilise une fonction NOR constituée autour de T1 et T2 et donc la charge est TA (identique au NOR de la figure 5), une fonction NAND constituée de T4 et T5 et dont la charge est TB (identique au NAND de la figure 4).

Le transistor T3 est monté en inverseur. A sa sortie, le signal est donc a + b.

La sortie de ce transistor est reliée à la sortie de l'opérateur NAND.

Ces deux sorties réalisent donc la fonction ET "câblée".

En effet, si l'une des sorties a + b ou a_et_b_complementation.gif passe à l'état 0, la sortie S passe à l'état 0.

Donc S = (a + b) . a_et_b_complementation.gif

Appliquons la propriété de la distributivité du produit logique par rapport à la somme logique :

S = a . a_et_b_complementation.gif + b . a_et_b_complementation.gif

Remplaçons a_et_b_complementation.gif par  + B_barre.gif (Théorème de De Morgan).

S = a (A_barre.gif + B_barre.gif) + b (A_barre.gif + B_barre.gif) = aA_barre.gif + aB_barre.gif + bA_barre.gif + bB_barre.gif = aB_barre.gif + bA_barre.gif (puisque aA_barre.gif = bB_barre.gif = 0) = A_OU_Exclusif_de_b.gif

Ainsi, le montage de la figure 6 qui réalise la fonction OU Exclusif, n'utilise en tout et pour tout que sept transistors MOS. En technologie TTL, cette fonction aurait réclamé l'emploi de quatre portes NAND, soit seize transistors. Ceci nous amène à dire que la technologie MOS est d'un prix de revient relativement faible (la moins chère de toutes).

La consommation est plus faible que pour la TTL, mais reste suffisamment élevée pour limiter le niveau d'intégration.

D'autre part, la vitesse (c'est-à-dire la fréquence maximale de fonctionnement) de ces dispositifs est assez faible.

L'immunité au bruit est meilleure qu'avec la TTL.

Puisqu'il faut toujours évoluer, l'étape suivante est toute tracée. Pourquoi ne pas utiliser des transistors MOS complémentaires ?

Tel sera le sujet du chapitre suivant.

HAUT DE PAGE 1. 2. - LE DISPOSITIF DE BASE EN TECHNOLOGIE C-MOS      

La figure 7-a correspond au dispositif de base. Il s'agit d'un transistor T2 canal P monté en série avec un transistor T1 canal N. Les deux grilles sont réunies et forment la commande unique.

Les drains sont reliés électriquement à la sortie.   (Retour à la 3ème leçon)

Dispositif_de_base_en_technologie_C_MOS.gif

La source et le substrat de T2 (canal P) sont reliés au + VDD alors que les électrodes correspondantes de T1 (canal N) sont connectées au potentiel de référence (que l'on appelle, dans ce cas, Vss).

Le fonctionnement est illustré figure 7-b. Lorsque la tension d'entrée Ve est au niveau haut (état 1), le transistor T1 est conducteur alors que T2 est bloqué.

La sortie S est au niveau bas (état 0). La consommation du montage dans cet état est pratiquement nulle.

Lorsque l'entrée est portée au niveau bas (état 0), le transistor T1 se bloque et T2 devient conducteur (la tension VGS de T2 étant négative).

La sortie S est au niveau haut (état 1). La consommation dans ce nouvel état est encore pratiquement nulle.

Une fois encore, le dispositif de base est un montage inverseur.

Si la consommation, dans les deux états statiques du montage, est nulle, il n'en est pas de même au moment de la transition qui sépare ces états. Pendant un court instant, les deux transistors sont simultanément conducteurs créant ainsi un appel de courant. Dans des systèmes logiques complexes, si l'entrée change souvent d'état, l'appel de courant se manifeste beaucoup plus souvent et au fonctionnement, à une fréquence élevée, correspond une consommation quasi permanente donc importante.

1. 3. - LES OPÉRATEURS DE BASE EN C-MOS

Ils sont présentés sur la figure 8, avec leurs tables de vérité.

Il s'agit des circuits réalisant la fonction NOR et la fonction NAND.

Operateurs_de_base_a_C_MOS.gif

Chaque paire de transistors est repérée par T1 et T2 afin que l'analogie vous soit plus facile par rapport au montage de base de la figure 7-a.

Cette technologie, malgré son coût de fabrication plus élevé que pour la N-MOS, est plus répandue que cette dernière.

La rapidité de fonctionnement est moins élevée que pour la TTL, qui coûte beaucoup plus cher, cependant, elle tend à s'implanter très fortement par rapport à celle-ci.

Son immunité au bruit, nettement meilleure, la désigne pour les montages industriels en environnement perturbé.

Le nombre de fonctions intégrées est désormais comparable à celui de la TTL qui était, jusqu'à présent, nettement en tête.

Enfin, une nouvelle série, réalisée sous l'appellation 74 C..., est la réplique exacte, en ce qui concerne le boîtier, le brochage et les tensions de la série TTL, elle est donc directement interchangeable avec cette dernière.

Dans les systèmes industriels, il semble qu'actuellement, ces deux technologies dominent par rapport aux autres.

Autre avantage de la C-MOS, sa plage de tension d'alimentation : de 3 volts à 18 volts.

Son temps de propagation est fonction de la tension d'alimentation et il diminue avec l'augmentation de cette dernière. Pour comparer avec la TTL, ces temps seront donnés avec une alimentation de 5 volts.

  • tPHL = 35 ns

  • tPLH = 100 ns

L'immunité statique au bruit, pour la même tension d'alimentation, est de 1,5 volt minimum.

L'inconvénient, par rapport aux technologies bipolaires, est sa fragilité par rapport aux charges statiques, due à la grande impédance des entrées.

Des circuits de protection, réalisés avec des diodes, sont placés sur toutes les entrées entre celles-ci et les deux pôles d'alimentation (la figure 9 représente le circuit de protection).

Protection_sur_l_entree_d_un_circuit_C_MOS.gif

Malgré ces mesures, il est nécessaire, lors de leur manipulation, de prendre un certain nombre de précautions (fer à souder basse-tension, éviter les vêtements en matière synthétique et les tapis ou moquettes).

Il est même conseillé de relier les poignets des manipulateurs, à l'aide de bracelets, à une bonne prise de terre.

 

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